Minggu, 19 April 2020

Rambus DRAM (RDRAM)

Rambus DRAM 


         Rambus DRAM adalah RAM yang dikembangkan oleh RAMBUS, Inc., Pengembangan ini menjadi polemik karena Intel berusaha memperkenalkan PC133MHz

RDRAM merupakan memori yang melakukan pendekatan lebih kepada masalah bandwidth. Rambus DRAM dikembangkan oleh RAMBUS, Inc., Pengembangan ini menjadi polemik karena Intel© berusaha memperkenalkan PC133MHz. RDRAM memiliki chip yang terpasang secara vertikal, dimana semua pin berada pada satu sisi. Chips akan melakukan pertukaran data dengan processor melalui 28 jalur (kabel) yang tidak lebih pangajng dari 12 cm. Busnya dapat menampung alamat lebih dari 320 RDRAM chip dan dengan rata-rata kecepatan sekitar 500Mbps. Oleh karena itulah, RDRAM memiliki kecepatan yang jauh lebih besar dibanding tipe DRAM lainnya.


RDRAM dikembangkan oleh  Rambus (FARM92, CRIS97),  telah diadopsi oleh  intel untuknya Pentium prosesor Itanium.  Hal ini telah menjadi  pesaing utama untuk SDRAM. Chip RDRAM adalah paket vertikal, dengan semua pin di satu sisi. Bursa Chip data dengan  prosesor lebih dari 28 kabel tidak lebih dari 12 cm.  Bus itu dapat alamat hingga 320  chip  RDRAM  dan  dinilai pada 1,6 GBps. Bus  RDRAM  khusus  memberikan  informasi alamat dan kontrol menggunakan protocol blok-Oriente asinkron.
Setelah waktu 480 ns akses awal,  ini menghasilkan tingkat 1,6 GBps data.  Apa yang membuat  kecepatan ini mungkin adalah bus itu sendiri, yang mendefinisikan impedansi, clocking dan sinyal sangat tepat. Ketimbang dikendalikanoleh RAS eksplisit, CAS, R/W, dan sinyal CE digunakan dalam DRAM konvensional,RDRAM mendapat sebuah permintaan memori melalui bus berkecepatan tinggi. Permintaan ini berisi alamat yang diinginkan, jenis operasi, dan jumlah byte dalam operasi itu.
Konfigurasi ini terdiri dari pengontrol dan sejumlah modul RDRAM terhubung  bersama melalui bus umum controller.  Kontroler ini di salah satu ujung konfigurasi,  dan  ujung  bus  adalah  penghentian  paralel dari jalur bus.  Bus meliputi 18  saluran data (16 data aktual, dua paritas) bersepeda pada dua kali clock rate, yaitu  satu bit dikirim di tepi  terkemuka  dan mengikuti setiap sinyal  clock.  Hal ini menghasilkan  tingkat  sinyal pada  setiap baris data 800  Mbps.  Ada satu set terpisah8 baris  (RC) yang digunakan untuk sinyal alamat  dan kontrol.  Ada juga  sinyal clock yang dimulai di ujung dari controller  merambat  ke akhir pengontrol dan kemudian loop kembali.  Sebuah  Moule  RDRAM  mengirimkan data  ke controller serentak dengan jamuntuk menguasai dan  controller  mengirimkan data ke  RDRAM   serentak dengan sebuah sinyal clock dalam arah yang berlawanan.  Jalur bus yang tersisa  termasuk sumber referensi tegangan, tanah dan kekuasaan.

Tidak ada komentar:

Posting Komentar